本标准为GB/T 43536.2-2023，标准的中文名称为三维集成电路 第2部分：微间距叠层芯片的校准要求，标准的英文名称为Three dimensional integrated circuits—Part 2：Alignment of stacked dies having fine pitch interconnect，本标准在2023-12-28发布，在2024-04-01开始实施。
该标准采用了标准IDT,IEC 63011-2-2018。
本文件规定了在芯片键合过程中使用多个叠层集成电路之间初始校准和校准保持的要求。定义了校准标记和操作步骤。本文件只适用于使用电耦合方法进行的芯片间校准。
本标准文件共有13页。
GB_T 43536.2-2023 三维集成电路 第2部分：微间距叠层芯片的校准要求.pdf